VIVADO调用Modelsim仿真时出现的错误（Vivado RAM IP核调用实例学习总结）

VIVADO显示错误：
[Common 17-180] Spawn failed: No error
Modelsim显示错误：
#Error: Error loading design
# Pausing macro execution
# MACRO ./ram_basys3_tb_simulate.do PAUSED at line 9

我在进行Vivado RAM IP核调用实例学习时，在完成源文件ram_basys3.v及仿真文件ram_basys3_tb.v的代码编写后，接下来就是进行仿真验证，本次用modelsim，首先先把modelsim和vivado关联，具体操作在此不过多说明。关联之后，点击run simulation>Run behavioral simulation进行功能仿真。
Modelsim自动打开,但是无仿真结果出现，vivado及modelsim分别出现以上错误代码。


vivado的错误即为：[通用17-180]生成失败：没有错误
modelsim的错误即为：＃错误：加载设计时出错 ＃暂停执行宏 ＃MACRO ./ram_basys3_tb_simulate.do在第9行已暂停.
很明显上述错误很让人费解，我在查看Simulation Sources时发现，顶层文件在我添加仿真文件时已自动变为ram_basys3_tb.v，显然这是不对的，顶层文件应该为源文件ram_basys3.v。

选中ram_basys3.v，右键选择sets to top,完成仿真顶层文件更改。在这之后我再次点击run simulation>Run behavioral simulation进行功能仿真。成功出现了modelsim的仿真结果。