add module出现的error：
unable to resolve module-source based on inputs
无法根据输入解析模块源
解决方法：
这里解释一下，红色标记的部分原本是有个小黄块的，error的出现就是因为那个小黄块，此操作正是为了消除小黄块。由于前期忘记截图，所以手动补上。以后要把截图作为一个记录的小习惯，后期总结用得上。
这里原来调用IP核时选择的是out of context per IP，现在改成选择global。
错误原因：选择的是global还是out of context per IP，师父说一个是有网表一个是没网表的，有一个是被当做黑盒子来用的。这里具体是啥情况我也还没研究，稍后研究再更新。
synthesis时出现的error：
这是在前面有一篇博客里所提到的upgrade IP Status时漏掉的一个端口引脚，后面再添加的步骤如下：
这是已接出来之后：
后面就上板调试了，关于axis的几个端口还得再倒腾倒腾，从后仿真看，似乎是不对的。还有要补一些FPGA的基础，操作流程的一些专用名词，多看别人的文章多动手试，先要形成一个大概的知识架构。路还长，一步一步走。加油。