Abstract
Verilog初学者最常见的问题：『什么时候该用wire?什么时候又该用reg?』
Introduction
大体上来说，wire和reg都类似于C/C++的变数，但若此变数要放在begin…end內，该变数就须使用reg，在begin…end之外，则使用wire。
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使用wire时，必须搭配assign；reg则不必。
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input，ouput，inout预设值都是wire。
若wire和reg用错地方，compiler都会提醒，所以不必太担心。
一个很重要的观念，在Verilog中使用reg，并不表示合成后就是暂存器(register)。若在组合电路中使用reg，合成后仍只是net，唯有在时序电路中使用reg，合成后才会 以flip-flop形式表示成register。