高速数据转换器设计师原本使用传统单端 CMOS 接口，约在十五年前改用差分 LVDS 接口，因为后者数据传输速率较高(CMOS接口上限约200Mbps，LVDS上限约1Gbps)，亦可改善信号线与供电的噪声耦合。但LVDS接口的缺点为在采样速度较慢的情况下较为耗电，因此CMOS接口并未被完全取代，至今仍有人使用。
由于ADC的演进必须提高采样率及通道密度，业界需要比LVDS更快速、节能的数字接口，故于2011年开发出高速串行接口JESD204B，传输速率高至12.5 Gbps。
从2015年开始，TI和ADI公式开始少量推出了基于JESD204B的高速ADC产品，目前（2019年）TI公司推出的基于JESD204B的多通道(≥4)高速ADC已经多达十几款，且逐年递增，可以预料JESD204B接口在接下来的若干年会大放异彩！
上一篇小青菜哥哥根据ads2j90数据手册，简单介绍了这款ADC芯片的基本情况，从本篇开始，小青菜哥哥正式进入这款ADC的开发笔记介绍，该篇记录的是开发该款ADC的硬件内容，关于FPGA与该款ADC的逻辑开发将在后续陆续记录~
- 硬件设计
ADS52J90的硬件设计部分包括以下5个部分：
- 信号输入设计
如图1所示：本设计采用的是外部差分直流耦合输入方式，选用ADI公司的ADA4950-2这款双通道全差分放大器作为ADC输入的驱动器，放大器供电LDO为±3.3V，既满足放大器的工作电压需求，又满足ADC的信号输入范围2VPP，另外放大器的VOCM取自于ADC的VCM输出，为0.8V。但是由于ADC输出的VCM需要输出到16个差分放大器，以满足最大32通道数据的输入，因此VCM的驱动力不够，本人外接了一级电压跟随器。电压跟随器的输入为ADC的输出VCM，电压跟随器的输出接入16路差分放大器的VOCM，如图2所示：
图1：信号输入差分放大器设计
图2：VCM输出电压跟随器设计
实际测得信号输入端口amplify1_in_ch1(+INA1)的直流偏置为0.042V，-INA1的直流偏置为0.020V。信号输出amplify1_out1_P端口的直流电压为0.807V，信号输出amplify1_out1_N端口的直流电压为0.784V，信号输出差分为0.023V。共模电压输入amplify_vcm1端口的电压为0.799V。
- 时钟输入设计
ADC的输入时钟device clock由时钟芯片LMK04826产生，该时钟芯片还支持JESD204B协议所需的所有时钟，LMK04826的所有设计在前面博客中已详细描述。按照ADS52J90的时钟输入电路要求，本人设置LMK04826产生LVDS差分时钟，通过交流100Ω匹配电路后进入ADC的差分时钟输入管脚，匹配电路如图3所示：
图3：ADC时钟输入设计
时钟测试(60MHz)：左图LMK04826输出，右图经过交流耦合后进入ADC的时钟
- SYSREF与SYNC设计
在JESD204B协议中，SYSREF用来实现传输的确定性延迟。该信号同样由LMK04826产生，输出到ADC。本人设计时只采用了100欧姆阻抗匹配，并未如ADC数据手册上所描述的那样加入1.2V到0.7V的电平转换电路，实际测试时仍然可用，如图4所示。(注：最开始SYSREF按照ADS52J90的开发板原理图绘制，发现调试不通，改为下图的接法后才实现了ADC的JESD204B功能，实际上电测试发现进入ADC的差分共模电压是1.2V，下一版打算还是按照数据手册推荐画法)
图4：SYSREF接入ADC设计
按照JESD204B协议规定，SYNC必须直流耦合，因此小青菜哥哥在设计时，FPGA输出的SYNC差分信号直接100欧姆匹配后进入ADC的管脚，与ADC数据手册推荐的接法也不一致，没有加1.2V转0.7V电平转换电路，实际正常使用，但下一版还是打算按照数据手册推荐画法。如图5所示：
图5：SYNC接入ADC设计
- ADC控制部分设计
ADC控制部分的全部信号经过1.8V的备用上下拉电阻（方便示波器探针调试）后，直接与FPGA相连即可，如图6所示：
图6：ADC控制部分设计
- LVDS输出设计
16对LVDS数据、1对数据时钟DCLK以及一对帧时钟FCLK直接进入FPGA即可，不需要终端100Ω阻抗匹配，因为FPGA内部的IBUFDS可以设置成100Ω阻抗匹配，减少PCB布局复杂度。如图7所示：
图7：LVDS输出设计
- CML输出设计
该ADC芯片的JESD204B数据通过CML接口输出，共8对CML信号。实现JESD204B数据的接收需要使用FPGA内部的专用高速串行收发器MGT(Xilinx FPGA)。ADC的CML数据输出只需要交流耦合，然后直接进入MGT专用管脚即可。如图8所示：
图8：CML输出设计
- ADC电源设计
ADC电源需要AVDD_1P8, DVDD_1P8, DVDD_1P2，本设计采用LT3070这款低噪声、高驱动力的LDO电源，并通过LT3070的EN和PWRGD管脚来控制ADC电源的上电顺序。如下图9所示：
图9：ADC电源设计
- 工作模式定义
如下图10为小青菜哥哥设计的第一版PCB实物图，该PCB涵盖了ADC的所有工作模式，其中FPGA为kintex7.该板卡最多外接32通道2Vpp模拟信号以及20路外部触发信号。数据接口方式有千兆以太网接口、高速光纤接口以及低速USB串口。
图10：PCB
小青菜哥哥开发该ADC的工作模式总结如***：该ADC在8通道模式下只支持10bit精度）：
- LVDS模式
|
通道数(Channel) |
采样精度(bit) |
采样率(MSPS) |
|
8 |
10 |
200 |
|
16 |
10 |
100 |
|
16 |
12 |
80 |
|
16 |
14 |
60 |
|
32 |
10 |
50 |
|
32 |
12 |
40 |
|
32 |
14 |
30 |
- JESD204B模式（该ADC的JESD204B功能不支持8通道模式）
|
通道数(Channel) |
采样精度(bit) |
采样率(MSPS) |
|
16 |
10 |
100 |
|
16 |
12 |
80 |
|
16 |
14 |
60 |
|
32 |
10 |
50 |
|
32 |
12 |
40 |
|
32 |
14 |
30 |
小青菜哥哥接下来的几篇博客将以图10的PCB为硬件基础，并按照上表的工作模式来开发FPGA的工程，涉及到ADC的SPI控制、LVDS数据获取以及JESD204B数据获取等内容，记录开发与调试心得~