xilinx FPGA外部源时钟的接入有两种方式：1.单端时钟接入。2差分时钟接入。
一、在单端情况下：
创建一个周期10ns，占空比50%，无相位移的时钟，其sdc约束如下：
create_clock -period 10 [get_ports sysclk]
创建一个周期10ns，占空比25%，相位移90度，命名为devclk的时钟，约束如下：
create_clock -name devclk -period 10 -waveform {2.5 5} [get_ports sysclk]
二、差分接入情况：
在差分时钟接入的情况下，源时钟的必须定义在时钟正向输入端。而不能正负时钟输入都定义。约束如下：
create_clock -name sysclk -period 3.33 [get_ports SYS_CLK_clk_p]