Timing designer是一个画时序图的工具，可以用于在逻辑设计初期，对关键路径进行时序设计，同时具有一定的时序验证功能，利于在设计初期发现问题，减少设计反复。该工具不仅可以用于FPGA逻辑设计，还可以用于PCB的时序设计。
时序设计过程中，可以进行接口级的时序分析。
在最后的产品时序说明时，也可以使用该工具进行时序说明书的编制。
图 2‑1 Timing Designer界面
Timing designer是基于工程管理的。主要关注：
- 画图：时钟、信号、总线、衍生时钟、衍生信号等。
- 延时：各个信号之间的关系，有因果关系，比如延时，用于调整信号边沿的位置，重定位。
- 约束：可以添加信号间的时序约束，如建立时间、保持时间、最大延时、最小延时、最小脉宽等。不重定位信号边沿，仅做时序分析。
- 建模：对计数器、复位信号等的建模。
目前，FPGA设计有专门的静态时序分析工具，在FPGA设计中，使用该工具只是做一个辅助的设计手段，主要在逻辑方案详细设计阶段，方便工程项目组内部交流的时序图，可以这么画。
在较复杂接口的设计时，比如PCI，可以通过该工具理清思路，指导HDL设计。
涉及到产品接口和说明时，辅助设计说明书。
这是一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。
Forte Design Systems 公司的 Chronology 部门发布了新版本的 TimingDesigner 交互式时序分析和图表工具，以增强其项目管理和时序接口设计功能。
TimingDesigner 新的项目管理器简化了时序信息交换，使用户能更有效地管理高性能接口的规范和分析，实现数字IC和电路板设计工作。该工具现在已允许用户在同一个项目内排列多个图表组元。组元和模块可以在单个树状结构中排列并显示，在项目图表中还提供了所有违反约束的概要列表。设计人员也可将不同组元的两个图表合并，创建出一个能自动处理组元连接，有助于管理重复信号和传播延迟的接口。现在，设计人员可以对特定图表及其相关路径实现本地化库管理，避免通过网络访问大型资源库而耗费大量时间。为了简化分析，节省调试时间，设计人员还可以为其图表选定使用的最小或最大值(而不是同时选定最大和最小值)，以便执行最佳或最差时序分析。
TimingDesigner 还提供了波形分配器的信号可视化分组、字体修改器能更好地支持文档样式向导、解码值可在信号、导出信号和总线的有效边沿显示、内置了新的电子数据表，功能，提高了分析报告生成能力等增强功能。