FPGA的开发流程
1.电路功能设计
在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。
2.设计输入
设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法为硬件描述语言(HDL)和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画成原理图。这种方法虽然直观且易于仿真，但效率很低，不易维护，不利于模块构造和重用。其更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要做一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，主流语言是Verilog HDL和VHDL，共同的突出特点是语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。
3.功能仿真
功能仿真，也称为RTL级仿真、前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量(即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件并输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回修改逻辑设计。功能仿真虽然不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步，即首先要保证所设计电路的逻辑和目标一致。
4.综合
综合（Synthesis）将较高级抽象层次的描述转化成较低层次的描述，即将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。综合根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。具体的门级电路需要利用FPGA制造商的适配/布局布线功能，根据综合后生成的标准门级结构网表来产生。
5.门级仿真
门级仿真，也称综合后仿真，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到门级仿真来确认问题之所在。
6.适配/布局布线
适配，也称结构综合器，将综合生成的逻辑网表配置到具体的FPGA芯片上，将工程的逻辑和时序与器件的可用资源匹配，使之产生最终的下载文件，例如BIT、BIN、SOF、POF等格式的文件。布局布线是其中最重要的过程，即对FPGA内部查找表和寄存器资源的合理配置，布局挑选可实现设计网表的最优的资源组合，而布线就是将这些查找表和寄存器资源以最优方式连接起来。FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。
7.时序仿真
时序仿真，也称为后仿真，将布局布线的延时信息反标注到设计网表中来检测有无时序违规（即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等）现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。
8.下载调试
通过编程器将布局布线后的配置文件下载至FPGA中，对其硬件进行编程。根据具体实现的功能进行测试，观察是否实现了预期功能。
Vivado中各部分对应的功能
1.Synthesis
对应设计流程中的逻辑综合，主要完成：语法检查过程，检查设计文件语法是否有错误；编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列；映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件。Synthesis完成后可看逻辑电路：
2.implementation
对应设计流程中的适配/布局布线，主要完成以下功能：
翻译：将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语。
映射：将设计映射到具体型号的器件（LUT 、FF、Carry等）上。
布局布线：调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生PLD配置文件。
注意在进行implementation时需要添加引脚约束文件、时序约束文件。
3.Generate Bitstream
得到用于下载的bit流。