基于FPGA的数码管电子钟
一、系统框架
图1.系统框图
其中：
alarm.v 主要是产生电子钟的秒、分、时以及闹钟的信号
smg.v 主要是把alarm.v产生的信号通过数码管显示出来。是数码管的驱动模块
led.v 闹钟到了，则ledg0闪烁
debounce.v 用于key的消抖，支持快速单击，连按
sw_debounce.v 用于sw的消抖，这个一定要消抖，否则可能会产生亚稳态，会出现奇怪的现象
系统框图里左边的那个寄存器（rst_r）,这个是异步复位，同步释放，也是为了防止亚稳态的发生
本实验的电子钟调时是支持加和减的，再counter60.v和counter24. v模块中可以看出。
二、实物照片
三、源码下载
源码下载链接：https://download.csdn.net/download/chengfengwenalan/10374129