常量表示：
Verilog中表示有符号的二进制表示时，是其补码数值。例$signed(2'b1111_1111)即表示十进制-1.
有符号数的表示方法有两种:
- 在变量定义时,用signed定义,例如reg signed [7:0] a.
- 使用$signed()作强制类型转换,例如$signed(a).
Verilog会自动进行符号的扩展。有号数与无号数的混合计算：不要在同一个verilog叙述中进行有号数与无号数的计算。应该要分成个别独立的叙述。在一个verilog叙述中只要有一个无号数的操作数，整个算式将被当成无号数进行计算。