Modelsim中没有自动显示出仿真波形
最近在使用quartus编写verilog时发现编译通过了并且无报错的情况下，RTL仿真没有自动显示出波形。发现是testbench文件中文件名和module后的文件名不一致导致的，附上以led为例的解决办法。
此时可以看到，文件通过了编译。但是当我点击RTL仿真之后却看不到仿真界面。
可以看到，我的module名为verilog1，而testbench文件名为verilog2（因为是突然想起以前遇到的问题，就随意的起了名字）。因为告诉modelsim去找verilog2而testbench中写的是verilog1所以找不到。
这时修改module的名字为Verilog2，或者修改testbench名为Verilog1。
这里我把module名改为verilog2再进行编译仿真。
可以看到modelsim中出现仿真结果。
是查阅小梅哥的资料找到的解决方法。