试用VHDL 程序设计一个三输入与门。
library IEEE; //库 ：存放已经编译了的实体、构造体、包集合和配置。
use IEEE.STD_LOGIC_1164.ALL;
//包集合/程序包：存放各设计模块都能共享的数据类型、常数和子程序等
ENTITY and3 IS //实体：用于描述所设计的系统的外部接口信号［类属参数（Generic）说明］ ; //实体-类属说明
// GENERIC (addwidth : INTEGER := 16);
//确定实体或组件中定义的局部常数。模块化设计时多用于不同层次模块之间信息的传递。可从外部改变内部电路结构和规模。
类属说明必须放在端口说明之前。
PORT(a0,a1,a2: IN BIT; //实体-端口说明：确定输入、输出端口的数目和类型。
s: OUT BIT);
END and3;
ARCHITECTURE in1 OF and3 IS //构造体：用于描述系统内部的结构和行为
SIGNAL tmp:BIT; //构造体-信号
//注：定义语句中的常数、信号不能与实体中的端口同名。
BEGIN //构造体-进程
tmp<=a0 AND a1;
s<=tmp AND a2;
END in1; //后面没有加配置
//配置：用于选取不同单元（构造体/元件）来组成系统设计的不同版本