NoC-based DNN Accelerator: A Future Design Paradigm
| 作者： |
Kun-Chih (Jimmy) Chen |
| 机构： |
National Sun Yat-sen University 台湾 |
| Conf/Jour： |
NOCS ’19 |
| 时间： |
2019 |
目录
Summary
现有DNN加速平台包括CPU，GPU，ASIC和FPGA。然而，这些平台具有性能低下（即CPU和GPU），功耗大（即CPU，GPU，ASIC和FPGA）或运行时的计算灵活性低（即FPGA和ASIC）的缺点。在本文中，我们建议将基于NoC的DNN平台作为一种新的加速器设计范例。
基于NoC的设计可以通过灵活的互连减少对芯片存储器的访问，该互连有助于芯片上处理元件之间的数据交换。我们首先全面研究DNN计算中使用的常规平台和方法。然后，我们研究和分析不同的设计参数，以实现基于NoC的DNN加速器。
本文方法： 为了在基于NoC的平台上执行DNN模型，该模型首先被拉平（flatten）到类ANN网络中。然后将其聚类，并使用随机映射将每个组映射到PE。 XY路由用于在网络中路由数据包。与传统的DNN设计相比，在三种不同的DNN模型下，基于NoC的设计中的内存访问数量减少了88％，最高减少到99％LeNet，MobileNet和VGG-16模型的实验结果表明，基于NoC的DNN加速器的好处在于减少了对片内存储器的访问，并提高了运行时的计算灵活性。
Basis
映射时首先将CNN，RNN等展平为传统ANN：