为什么每次按下按钮时都使用这种 2 DFF 方法？答案

【问题标题】：Why use this 2 DFF method every time a button press is involved?为什么每次按下按钮时都使用这种 2 DFF 方法？
【发布时间】：2013-12-13 00:20:27
【问题描述】：

我一直在网上阅读 verilog 代码，并在许多代码示例中注意到了这一点。每当需要来自硬件源的输入（例如按下按钮）时，输入都会被复制到触发器，然后与输入的反转进行“与”运算。我不知道这是否有意义，但在这里的代码是：

input btn;
reg dff1, dff2;
wire db_tick;

always @ (posedge clock) dff1 <= btn;
always @ (posedge clock) dff2 <= dff1;

assign db_tick = ~dff1 & dff2;

然后db_tick作为按钮按下。

在某些情况下，这也用作上升沿检测器，但不能用always@(posedge signal) 轻松实现上升沿检测器

【问题讨论】：

标签： verilog fpga

【解决方案1】：

它被称为单稳态多谐振荡器，或者，专门用于数字电路，单发。该电路的目的是将边沿变为单周期脉冲。

当直接连接到物理开关时，它可能是一种实现开关去抖动的方法，但这并不是一个很好的用途。如果没有更多上下文，很难说代码中的意图是什么。

【讨论】：

太棒了。谢谢解释
你能解释一下为什么必须将一个倒置并与另一个相结合吗？
关于反转：在按下按钮时输出是时钟的单个脉冲而不是恒定的高电平。它适用于需要脉冲而不是恒定高电平的复位和状态机。
你肯定需要一个相当慢的时钟才能让它工作去抖动？开关通常会弹跳几毫秒...
@MartinThompson 我发现它通常被误用于去抖动，因为它具有欺骗性的效果。

【解决方案2】：

这提供了与您的时钟域同步的边沿检测。我在这里没有看到任何去抖动，在边缘检测之前还包括 2 个元稳定性触发器是很常见的。

input a;

reg [2:0] a_meta;
always @(posedge clk or negedge rst_n) begin
  if (~rst_n) begin
    a_meta <= 3'b0 ;
  end
  else begin
    a_meta <= {a_meta[1:0], a};
  end
end

// The following signals will be 1 clk wide, Clock must be faster than event rate.
// a[2] is the oldest data,
//   if new data (a[1]) is high and old data low we have just seen a rising edge.
wire a_sync_posedge = ~a_meta[2] &  a_meta[1];
wire a_sync_negedge =  a_meta[2] & ~a_meta[1]; 
wire a_sync_anyedge =  a_meta[2] ^  a_meta[1]; //XOR

【讨论】：

我同意，它看起来像同步+边缘检测。我也看不到去抖动
第五行if (~rst_n) begin应该是if (rst_n) begin吗？？
@krismath，不，它是 negedge（低电平有效）触发的复位。所以当reset为0时，reset条件是有效的。