生成块的合成

【问题标题】：Synthesis of generate blocks生成块的合成
【发布时间】：2015-03-03 06:27:31
【问题描述】：

我正在使用 RTL 编译器进行综合。我在 for-generate 块中使用 if-else 语句。我在 if 语句和具有不同 genvar 条件的 else 语句中实例化相同的模块。在 net-list 中，我为 if 和 else 获得了两个不同的模块。

我们如何获得 if 和 else 的单个模块名称？

请帮帮我。

【问题讨论】：

标签： synthesis

【解决方案1】：

没有办法做到这一点。每个生成块都有自己的标签，用于创建绝对实例路径。

这只能在 VHDL 知道生成语句中的 else-part 时才能解决，但目前没有这样的语句。

为什么需要在 if- 或 else- 部分使用相同的名称？如果是针对约束文件，可以使用通配符或相对路径来识别设计层次结构中的模块。

【讨论】：