Kintex7 FPGA 上输入时钟的最佳路径

Question

我正在就不太理想的情况寻求建议。

我接手了一个有硬件设计问题的项目。我们为芯片生成一个时钟，该芯片通过无时钟功能的输入将时钟反馈回。这在高达 160MHz 的情况下工作，但我们正在寻求增加时钟，所以我正在研究 IO 选项。这用于为 8 个并行数据输入提供时钟。

现在数据输入经过一个延迟和一个 IDDR 块。输出被馈送到 FIFO。我们的时钟仍然被路由到一个 BUFG - 所以我们有：

Data - IDELAY - IDDR - FIFO
Clock - BUFG ----^------^

我在某处读到，路由到 BUFG 的延迟很大，因此 BUFR-BUFIO 更好。是这样吗？我错过了更好的选择吗？

Answer 1

当您说为“芯片”生成时钟时，我假设您指的是 Kintex7 芯片。

延迟不是问题。问题是要正确设置时序收敛，以便静态时序分析可以验证您是否违反了电路板所有边界角的任何设置或保持时间。

如果您查看 DS182 文档，您会发现在 AC Switching 特性下，您可以大致了解芯片的性能。

但是，最好让 Vivado 内部的时序分析器为您计算您所需的时钟频率是否能够关闭时序。

你只需要确定

1. 数据输入与您的最终时钟同步。
2. 如果不是，则相对于最终时钟跨两个阶段的寄存器对数据输入进行计时。
3. 指定时序约束
4. 贯穿综合和实现
5. 检查时间以查看没有违规。

或者我可能不明白您要做什么。