使用异步边沿触发复位合成计数器

Question

我想合成一个带有异步边沿触发复位的时钟计数器：计数器在每个clk 上升沿递增，并在rst 信号的上升沿复位为0。

重置为0 的计数器必须是边沿触发的，因为rst 信号可能会无限期地保持高电平。

这是我所拥有的：

module clk_counter(input clk, input rst, output reg [7:0] count);

always @ (posedge rst) begin
    count <= 0;
end

always @ (posedge clk) begin
    if(count < 255) begin
        count <= count + 1;
    end
end

endmodule

根据我的合成器吐出的错误消息，count 是“连接到多个驱动程序”，因此我无法合成该实现。我怀疑这是由于设计中的竞争条件造成的：如果rst 和clk 同时上升，count 的值是不确定的。

我相信，如果有一种方法可以优先处理边沿触发的复位操作，使其优先于典型的计数器递增之前发生。

有没有办法在两个边缘触发的操作之间区分优先级？

Answer 1

“连接到多个驱动程序”错误不是竞争条件 - 不能将值分配给多个 always 块中的同一个网络。此外，请记住 HDL 不是按顺序执行的 - 将分配较早地放在文件中不会赋予它更高的优先级。

相反，您的 always 屏蔽需要多个灵敏度。试试这个：

reg rst_prev;

always @(posedge clk)
     rst_prev <= rst;

always @(posedge clk or posedge rst)
begin
    if (rst)
    begin
        if (!rst_prev)
            count <= 0;
    end
    else begin
        if (count < 255)
            count <= count + 1;
    end
end

这与其他人提出的方案的主要区别在于，根据需要，它只会在 rst 的边缘触发，因为 rst_prev 将为 0，而 rst 将包含 1。但是，这种设计对时序更敏感与更简单的设计相比，约束（并且更有可能违反建立/保持）。