Verilog 连接 2 模块

Question

我设计了一个这样的 jk 触发器，

module jk_flip_flop(input pr,input clr,input j,input k,input clock,output reg q,output qNot);
assign qNot = (pr == 0 & clr == 0)?1:~q;
always @ (posedge clock or negedge clock)
    begin
        if(pr != 1 || clr != 1)begin
            case ({pr, clr})
                2'b01:  q<=1'b1; 
                2'b10:  q<=1'b0;
                2'b00:  q<=1'b1;
            endcase
        end
        else if(pr == 1 & clr == 1) begin
            case ({j, k})
            2'b00: q <= q; 
            2'b01:  q<=1'b0;
            2'b10: q<=1'b1;
            endcase
        end
        if(pr == 1 & clr == 1 & j == 1 & k == 1 & clock == 1)
            q <= ~q;
    end
endmodule

我想实现一个 5 分频计数器，我需要使用三个 jk 触发器来做到这一点，我应该如何一次又一次地使用这个模块，我的意思是我应该如何将前一个触发器的输出连接到下一个

Answer 1

类似这样的：

module something (input A, input B, output C)
...
endmodule

wire same_wire;
wire input_wire, output_wire;
wire middle_wire;

something some1(.A(same_wire), .B(input_wire), .C(middle_wire));
something some2(.A(same_wire), .B(middle_wire), .C(output_wire));
...