简单组合电路中的最大路径延迟答案

【问题标题】：Maximum path delay in a simple combinational circuit简单组合电路中的最大路径延迟
【发布时间】：2017-11-04 21:37:41
【问题描述】：

我想计算 Xilinx ISE 中组合电路的最大路径延迟。我熟悉时序电路，并且知道如何处理时序约束和 P&R 之后生成的时序报告。但是设计中没有时钟，我不知道该怎么办？是否有必要在每个组合设计中添加时钟，以便可以计算出最大路径延迟是多少？比如下面这个全加器的VHDL代码，如何测量最大路径延迟？

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity full_adder_vhdl_code is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
Cin : in STD_LOGIC;
S : out STD_LOGIC;
Cout : out STD_LOGIC);
end full_adder_vhdl_code;

architecture gate_level of full_adder_vhdl_code is

begin

S <= A XOR B XOR Cin ;
Cout <= (A AND B) OR (Cin AND A) OR (Cin AND B) ;

end gate_level;

【问题讨论】：

这不是 VHDL 问题，而是 Xilinx ISE 问题。您应该阅读有关时序分析的 Xilinx 用户指南。它在网站上。附：你应该切换到 Vivado。

标签： xilinx

【解决方案1】：

这可以在赛灵思 ISE 中轻松完成。您不必添加任何时钟。

只需按原样合成代码即可。然后观看控制台选项卡。合成状态将显示在那里。您需要的延迟显示在本报告的末尾。

当我在 ISE 14.6 中合成您的代码时，我得到了这个：

最短期限：未找到路径
之前的最小输入到达时间时钟：找不到路径
时钟后最大输出所需时间：否找到路径
最大组合路径延迟：0.776ns

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过程“合成 - XST”成功完成

【讨论】：

感谢您的回答，亲爱的 vipin，但我在这里注意到了一些事情。当我在设计中使用缓冲区作为主要输入时，由于设计中缺少输入，找不到最大组合路径。因此，ISE 找不到起点，因此无法获得延迟。当我使用缓冲区作为输入时，是否有任何解决方案可以找到设计的最大路径延迟？
你能用相关代码编辑你的帖子吗？