如何使用子目录中的 Makefile 进行编译？

Question

对于一个学校项目，我需要创建一个编译子目录而不使用任何其他 Makefile 的 Makefile。我的意思是我不能这样做：

make -C <sub-folder>

如下所示：

在本地：

   ./Makefile
   ./sub
   ./sub2

并且在子目录中：

   ./sub/file1.c
   ./sub/file2.c
   ./sub/file3.c
   ./sub/file4.c

   ./sub2/file1.c
   ./sub2/file2.c
   ./sub2/file3.c
   ./sub2/file4.c

这是我到目前为止所做的，但我不断收到错误：

CC              =       gcc -W -Wall -Werror

NAME            =       test

NAME2           =       test2

SRCS            =       sub/file1.c            \
                        sub/file2.c            \
                        sub/file3.c            \
                        sub/file4.c

SRCS2           =      sub2/file1.c            \
                        sub2/file2.c            \
                        sub2/file3.c            \
                        sub2/file4.c

OBJS            =       $(SRCS:.c=.o)

OBJS2           =       $(SRCS2:.c=.o)

all:
    $(OBJS)
    $(CC) $(OBJS) -o $(NAME)

    $(OBJS2)
    $(CC) $(OBJS2) -o $(NAME2)                                                                          

谢谢你，艾菲斯门。

[EDIT] 编辑了我的问题 我的问题有点改变。我需要在同一个 Makefile 中编译，总是使用相同的规则，两个不同的二进制文件。我尝试遵循对一个人有用的方法，但对两个人似乎并不合适。如果您有任何建议，请告诉我。

发布的代码有效，但只编译第一个二进制文件。

Answer 1

见这篇文章：

Make Tutorial: How-To Write A Makefile

它解释了所有内容，包括为什么不使用递归 make 以及如何执行包含。

你会特别想阅读：Recursive Make Considered Harmful，它解释了为什么递归 make 不好以及避免它的方法。

Answer 2

使用以下内容（记住在行首放置制表符而不是空格）：

all: $(NAME) $(NAME2)

$(NAME): $(OBJS)
    $(CC) $(OBJS) -o $(NAME)

$(NAME2): $(OBJS2)
    $(CC) $(OBJS2) -o $(NAME2)