Verilog 将一位线提升为 64 位总线

【问题标题】：Verilog promote one-bit wire to 64-bit busVerilog 将一位线提升为 64 位总线
【发布时间】：2016-02-19 15:45:39
【问题描述】：

我有一个 64 位总线，我希望总线的每一位都使用一位线。最好的方法是什么？我想做类似下面的事情，但它似乎没有按预期工作。

logic [63:0] bus, other_bus;
logic signal;
...
bus = other_bus & signal;

【问题讨论】：

标签： verilog

【解决方案1】：

复制signal 64 次。请参阅 IEEE Std 1800-2012，第 11.4.12.1 节“复制运算符”：

bus = other_bus & {64{signal}};

【讨论】：

【解决方案2】：

你也可以试试这个：- for (i=0,i<=63;i++) begin:ANDLoop bus[i] = other_bus[i] & signal; end:ANDLoop

【讨论】：