Verilog - %0d 和 %d 之间的差异

【问题标题】：Verilog - difference between %0d and %dVerilog - %0d 和 %d 之间的差异
【发布时间】：2016-09-06 03:20:24
【问题描述】：

我不明白为什么网上的一些代码示例使用%0d来显示变量的值而一些代码使用%d？ %0d 和 %d 有什么区别？

   data_1bit   = {32{4'b1111}};
   $display("data_1bit    = %0d",data_1bit);

   data_1bit_unsigned   = {32{4'b1111}};
   $display("data_1bit_unsigned  = %d",data_1bit_unsigned);

【问题讨论】：

Unnecessary spaces in Verilog Display的可能重复

标签： verilog

【解决方案1】：

这在 1800-2012 LRM 的 21.2.1.3 显示数据的大小部分中进行了解释。 %d 使用固定宽度显示，以容纳正在显示的表达式的最大可能值。 %0d 显示最小宽度，抑制任何前导 0 或间隔。

【讨论】：