如何从 xilinx 中的原理图生成 vhdl 代码答案

【问题标题】：How to generate vhdl code from a schematic in xilinx如何从 xilinx 中的原理图生成 vhdl 代码
【发布时间】：2012-01-23 08:45:42
【问题描述】：

我想知道是否可以从 xilinx 中的原理图生成 vhdl 代码。我知道反过来也是可行的。我希望这样做，因为我很好奇在完成 mips R2000 的数据路径后代码会是什么样子，而且它也是通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和 vhdl，但我希望看到整个数据路径都写在 vhdl 中。我使用赛灵思 12.3。谢谢！

【问题讨论】：

我不知道你的问题的答案 - 但根据我的经验，到 HDL 转换的示意图通常非常混乱......就像一个警告。出于您的目的（只是修改一些关键部分），它可能工作正常。但是在生成的代码中找到那些“关键部分”可能很困难。
你看过 Active-HDL 吗？我没有亲自使用过，另一位工作中的工程师提到了它。 aldec.com/en/products/fpga_simulation/active-hdl
@DavidPointer Nop 我没试过。我认为至少从我发现的情况来看，我所问的是不可能的。 Aldec 似乎有很好的编辑器 vhdl 与原理图相结合。嗯这是否意味着您可以从代码转换为原理图，反之亦然？
@GeoPapas 我不知道，我只听说过这个产品。如果您决定联系 Aldec，请告诉我们您的发现。
ActiveHDL 允许创建框图，它可以自动转换为 HDL 代码。框图允许您插入符号、状态机（使用状态机编辑器绘制）等并将它们连接在一起。我不确定您所说的“示意图”是什么意思，但这可能与您要查找的内容接近。

标签： vhdl fpga xilinx mips32

【解决方案1】：

选项在设计菜单中->在实现窗口中选择一个.sch文件，然后点击“查看HDL功能模型”。这将为所选原理图生成 vhdl 代码。 :o

【讨论】：

【解决方案2】：

您可以将原理图设计转换为 HDL 模型。在设计中的实现下方，实用程序点击以单击查看 HDL 功能模型，该模型从原理图中创建 HDL 文件，对于 VHDL 是 .vhf，对于 Verilog 是 .vf 将此文件更改为 VHDL 的 .vhd 和 .v 的Verilog 之后，您可以轻松将此设计添加到您的 vivado 项目中

【讨论】：

【解决方案3】：

如果您使用的是 Vivado 2018.2，则可以在 Tcl 控制台中使用 write_vhdl，后跟要写入 VHDL 的文件名。

例如， write_vhdl Drive_Letter:\File_Location\Schematic_to_vhdl.vhd

【讨论】：