VHDL 输入输出代码答案

【问题标题】：VHDL Input & output codeVHDL 输入输出代码
【发布时间】：2014-09-03 14:34:59
【问题描述】：

我刚开始使用 VHDL，所以希望这是一个非常基本的问题，我的问题是我想对这个电路进行编码！ --> http://postimg.org/image/rrd2czsox/

如您所见，在我的电路中，p 和 q 都充当输入和输出信号。这是我的这个电路的代码！

library ieee;
use ieee.std_logic_1164.all;


entity pracc is

port(a,b,s,p,q : in std_logic;
        y,z: out std_logic);

end pracc;

architecture Exercise5 of pracc is

begin 

p <= a AND b;
q <= NOT p;
y <= p;
z <= q;

end architecture;

但是我不能编译这个。即使我将 p & q 更改为输出信号！

很高兴得到帮助！

【问题讨论】：

标签： input output vhdl

【解决方案1】：

p 和 q 不是整个电路的输入 - 它们是中间/本地信号。像这样声明它们：

architecture ...
  signal p,q : std_logic;
begin
...

本地信号将逻辑内连接到一个组件。端口将您的组件连接到其他事物。

【讨论】：

当然。如果您认为它充分回答了您的问题，请随时接受此答案。

【解决方案2】：

将 p,q 声明为缓冲区而不是输入或输出。

缓冲区是再次用于计算其他输出的输出。

【讨论】：