Verilog 4位乘法器？

【问题标题】：Verilog 4 bit multiplier?Verilog 4位乘法器？
【发布时间】：2013-03-01 19:32:01
【问题描述】：

我在如何为以下 Verilog 代码创建测试模块时遇到问题：

module Multiplier_4bit(output [8:0] y, input [3:0] i1, input [3:0] i2);
assign y=i1*i2;
endmodule

我想到了下面的测试模块：

module M4_Tester
reg [3:0] i1;
reg [3:0] i2;
wire [9:0] y;
initial begin
i1=5;
i2=3;
$finish();
Multiplier_4bit device1(
  .out(y),
  .in0(i1),
  .in1(i2)
);  

endmodule

如果我错了，请纠正我并对英语不好感到抱歉，因为我不是母语人士。提前致谢。

【问题讨论】：

标签： verilog

【解决方案1】：

您不能在 begin 块内实例化模块（将乘数放在 initial begin 块之外的某个位置。
您没有对应的 end 关闭 initial begin 块。
您的模拟将立即终止，因为在设置值和$finish 之间没有延迟。在模拟结束之前使用#10 $finish() 设置一些标称时间延迟。

下次请在提问前澄清您的问题，并发布您收到的实际错误消息。

【讨论】：