Systemverilog：有没有办法将模块名称传递给模块？

【问题标题】：Systemverilog: Is there any way to pass in a module name into a module?Systemverilog：有没有办法将模块名称传递给模块？
【发布时间】：2016-05-21 00:30:22
【问题描述】：

有没有办法将可用于模块名称（用于子模块）的东西传递到模块中？ verilog 是否认为模块名称是一个特殊的实体，不能是类型或字符串？

【问题讨论】：

标签： module system-verilog

【解决方案1】：

模块名称不像数据类型那样可参数化。但是，SystemVerilog 有一个配置机制，允许您选择哪些模块定义绑定到哪些模块实例化。请参阅 1800-2012 LRM 第 33 节。

【讨论】：

哇，这乍一看令人困惑。将不得不阅读整个部分。你知道当前版本的 VCS/DC 是否支持这个？
配置块去哪了？在所有这些示例中，我在任何地方都看不到它？是在顶层模块里面吗？
它是一个单独的块，通常在一个单独的文件中。