VHDL 测试台：输出不变

Question

我目前正在学习如何为我的 VHDL 组件编写测试平台。我正在尝试测试一个时钟同步器，它由两个级联的 D 型触发器组成。我已经编写了一个测试台，提供了一个时钟和适当的输入信号刺激，但是我在模拟时没有看到输出变化，它只是保持在“00”。

如果能提供任何帮助，我将不胜感激！

编辑：dff 组件是标准的 Quartus 组件，不太清楚如何获取内部代码。

这里是组件 VHDL：

    library ieee;
use ieee.numeric_std.all;
use ieee.std_logic_1164.all;


--This device is to synchronize external signals that are asynchronous to the 
--system by use of two cascaded D-Type flip flops, in order to avoid metastability issues.

--Set the generic term Nbits as required for the number of asynchronous inputs to
--be synchronized to the system clock OUTPUT(0) corresponds to INPUT(0), ect.

entity CLOCK_SYNCHRONIZER is

    generic(Nbits : positive := 2);

    port
    (
        --Define inputs
        SYS_CLOCK   : in std_logic;
        RESET       : in std_logic;
        INPUT       : in std_logic_vector(Nbits-1 downto 0);

        --Define output
        OUTPUT      : out std_logic_vector(Nbits-1 downto 0) := (others=>'0')
    );
end entity;



architecture v1 of CLOCK_SYNCHRONIZER is

    --Declare signal for structural VHDL component wiring 
    signal A : std_logic_vector(Nbits-1 downto 0);

    --Declare D-Type Flip-Flop
    component dff
        port(D : in std_logic; CLK : in std_logic; CLRN : in std_logic; Q : out std_logic);
    end component;

begin

    --Generate and wire number of synchronizers required
    g1 : for n in Nbits-1 downto 0 generate 
        c1 : dff port map(D=>input(n), CLK=>sys_clock, Q=>A(n), CLRN=>reset);
        c2 : dff port map(D=>A(n), CLK=>sys_clock, Q=>output(n), CLRN=>reset);
    end generate;


end architecture v1;

这里是测试台：

   library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;


entity testbench is
end entity;


architecture v1 of testbench is 

    component CLOCK_SYNCHRONIZER

        generic(Nbits : positive := 2);

        port
        (
            --Define inputs
            SYS_CLOCK   : in std_logic;
            RESET       : in std_logic;
            INPUT       : in std_logic_vector(Nbits-1 downto 0);

            --Define output
            OUTPUT      : out std_logic_vector(Nbits-1 downto 0)
        );
    end component;

    constant Bus_width      : integer := 2;
    signal SYS_CLOCK        : std_logic := '0';
    signal RESET            : std_logic := '1';
    signal INPUT        : std_logic_vector(Bus_width-1 downto 0) := (others=>'0');
    signal OUTPUT       : std_logic_vector(Bus_width-1 downto 0) := (others=>'0');

begin

    C1 : CLOCK_SYNCHRONIZER
    generic map(Nbits=>Bus_width)
    port map(SYS_CLOCK=>SYS_CLOCK, RESET=>RESET, INPUT=>INPUT, OUTPUT=>OUTPUT);


    always : process
    begin
        for i in 0 to 50 loop
            INPUT <= "11";
            wait for 24ns;
            INPUT <= "00";
            wait for 24ns;
        end loop;
    WAIT;
    end process;

    clk : process
    begin

        for i in 0 to 50 loop
            SYS_CLOCK <= '1';
            wait for 5ns;
            SYS_CLOCK <= '0';
            wait for 5ns;
        end loop;
    WAIT;
    end process;






end architecture v1;

Answer 1

问题是您还没有编译实体以绑定到dff 组件。请参阅this example on EDA Playground，您会在其中看到以下警告：

ELAB1 WARNING ELAB1_0026：“组件没有默认绑定 “dff”。 （未找到名为“dff”的实体）。” “design.vhd” 45 0 ... ELBREAD：警告：ELBREAD_0037 组件 /testbench/C1/g1__1/c1：dff 未绑定。 ELBREAD：警告：ELBREAD_0037 组件 /testbench/C1/g1__1/c2：dff 未绑定。 ELBREAD：警告：ELBREAD_0037 组件 /testbench/C1/g1__0/c1：dff 未绑定。 ELBREAD：警告：ELBREAD_0037 组件 /testbench/C1/g1__0/c2：dff 未绑定。

鉴于您没有配置，这需要被称为 dff 并且必须与 dff 组件具有完全相同的端口，即：

entity dff is
        port(D : in std_logic; CLK : in std_logic; CLRN : in std_logic; Q : out std_logic);
end entity;

（谷歌“VHDL默认绑定规则”）

这需要对dff 触发器的功能进行建模。我假设具有以下功能：

architecture v1 of dff is
begin

  process (CLK, CLRN)
  begin
    if CLRN = '0' then
      Q <= '0';
    elsif rising_edge(CLK) then
      Q <= D;
    end if;
  end process;

end architecture v1;

您现在可以看到这在 EDA Playground 上做了一些更明智的事情。 （我还没有检查它是否在做正确的事情。）

顺便说一句：你为​​什么要初始化这个输出？这样做似乎很奇怪：

OUTPUT      : out std_logic_vector(Nbits-1 downto 0) := (others=>'0')