【发布时间】:2016-11-11 07:03:43
【问题描述】:
在 Quartus II 状态机中,我有一个 8 位输入。在一种状态到状态的转换中,我想检查输入的低 4 位,例如 7 与否
我添加到转换条件的代码
input[3:0] == 7
但每次我想制作 vhdl 时都会给我这个错误:
HDL file generation was NOT successful, Error (154013): Component 01 contains an illegal name character combination
我不知道我是否可以通过这种方式进行检查 我对verilog编码不太了解,我正在使用图表
【问题讨论】:
标签: verilog state-machine quartus