循环 VHDL 它没有按预期工作

Question

在经历了昨天和今天之后，我已经设法解决了一些问题，但我又陷入了困境。 在做计数器时，我放了一个循环，使其从 1 计数到 53，然后再次重置为零。当检查它是否正常工作时出现问题我启动了测试台并且信号根本没有更新。

-- Process incorporated in vhdl
entity semaforo is
Port ( sensor : in  STD_LOGIC;
       clk : in  STD_LOGIC;
       rst_n : in  STD_LOGIC;
       light_highway : out  STD_LOGIC_VECTOR (2 downto 0);
       light_farm : out  STD_LOGIC_VECTOR (2 downto 0));
 end semaforo;

architecture Behavioral of semaforo is

signal cuenta: std_logic_vector(6 downto 0):="0000000";

begin 

flip_flop: process (clk, rst_n)

begin

if (rst_n='0') then 

 light_highway <="001";

 light_farm <="100";

elsif (clk'event and clk='1') then 

 if (sensor='1') then   

  light_highway<="010";

 end if;

end if;

 end process;


contador : process (clk, rst_n)

begin

if rst_n = '0' then

  cuenta <= (others => '0');

elsif rising_edge(clk) then

  if sensor = '1' then

    if cuenta < 53 then

      cuenta <= cuenta + 1;

    else

      cuenta <= (others => '0');

    end if;  -- count/wrap

  end if;    -- clock enable

end if;      -- async reset/clock

 end process;

end Behavioral;

如果您删除 for 并简单地直接更新计数器（如果它有效），但我需要计数器从第一次传感器 = '1' 开始累加，并且一旦帐户启动它就不会停止（即使传感器信号），直到达到极限。 还附上了测试平台的截图。

Answer 1

此代码无法编译。但是，您的基本问题是流程如何工作以及循环。该进程继续执行直到它挂起（在这种情况下，在结束时）。当执行遇到变量赋值时，变量会立即更新。当执行遇到信号分配时，分配计划在未来某个时间点进行，在进程暂停之后。查找增量周期和调度模型。

因此，在这种情况下，整个循环在进程的一次激活期间执行，在时钟上升沿。对account 的每个计划（“非阻塞”）分配都会简单地覆盖对account 的先前计划分配。最后一个分配给account 获胜，所以当我们到达进程的最后时，调度程序有一个计划分配：它分配零给account。

编辑

我认为您只是要求一个 6 位计数器，具有异步复位、计数启用和环绕功能。通用代码如下。请注意，这需要 VHDL 2008 回读 account 输出以增加它。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity E is
  port(
    clk     : in  std_logic;
    rst_n   : in  std_logic;
    sensor  : in  std_logic;
    account : out unsigned(5 downto 0));
end entity E;

architecture A of E is
begin
  counter : process (clk, rst_n)
  begin
    if rst_n = '0' then
      account <= (others => '0');
    elsif rising_edge(clk) then
      if sensor = '1' then
        if account < 53 then
          account <= account + 1;
        else
          account <= (others => '0');
        end if;  -- count/wrap
      end if;    -- clock enable
    end if;      -- async reset/clock
  end process;
end architecture A;

Answer 2

VHDL 没有像 c++ 这样的循环。删除循环语句。每次发生 CLK 上升沿时，您的计数器都会计数。