使用 Verilog 在 32 位 ALU 中实现一位标志

Question

我正在处理一项任务，有点迷茫，不知道如何开始。我需要在 32 位 ALU 中实现以下标志：

• Z（“零”）：如果运算结果为零，则设置为 1（“真”）

• N ("Negative")：如果结果的第一位为1，则设置为1（"True"），表示为负数

• O ("Overflow")：设置为 1 ("True") 表示操作溢出了总线宽度。

另外，一个比较函数，将输入 a 与输入 b 进行比较，然后设置三个标志之一：

• 如果输入 a 小于输入 b 则 LT

• 如果输入 a 大于输入 b，则 GT

• 输入 a 等于输入 b 的 EQ

我需要修改此 ALU 以包含三个标志和比较输出，然后更改测试台以测试所有这些修改。

这是我收到的关于这项作业的所有信息，实际上没有教科书或任何其他资源。这是一个在线课程，我无法得到老师的回应。所以我对如何开始有点困惑。在数字逻辑方面，我仍然是个新手，所以请多多包涵。我只需要一些帮助来理解这些标志和比较是如何工作的。如果有人能更好地向我解释它们是如何工作的，它们做了什么，以及我如何将它们实现到 ALU 和测试平台中，我将不胜感激。

我不希望任何人完成我的任务，我真的只需要帮助理解它。

ALU

module alu32 (a, b, out, sel);      
    input [31:0] a, b;    
    input [3:0] sel;   
    output [31:0] out,
    reg [31:0] out;  

    //Code starts here 
    always @(a, b, sel)   
    begin     
        case (sel)       
            //Arithmetic Functions       
            0  : out <= a + b;       
            1  : out <= a - b;       
            2  : out <= b - a;       
            3  : out <= a * b;       
            4  : out <= a / b;       
            5  : out <= b % a;       
            //Bit-wise Logic Functions       
            6  : out <= ~a; //Not       
            7  : out <= a & b; //And       
            8  : out <= a | b; //Or       
            9  : out <= a ^ b; //XOR       
            10 : out <= a ^~ b; //XNOR       
            //Logic Functions       
            11 : out <= !a;       
            12 : out <= a && b;       
            13 : out <= a || b;       
            default: out <= a + b;     
        endcase
    end  
endmodule 

ALU 测试台

module alu32_tb();  
    reg [31:0] a, b; 
    reg [3:0] sel; 
    wire [31:0] out; 

initial begin

$monitor("sel=%d a=%d b=%d out=%d", sel,a,b,out);   
    //Fundamental tests - all a+b   
    #0 sel=4'd0; a = 8'd0; b = 8'd0;    
    #1 sel=4'd0; a = 8'd0; b = 8'd25;   
    #1 sel=4'd0; a = 8'd37; b = 8'd0;   
    #1 sel=4'd0; a = 8'd45; b = 8'd75;  
    //Arithmetic   
    #1 sel=4'd1; a = 8'd120; b = 8'd25; //a-b   
    #1 sel=4'd2; a = 8'd30; b = 8'd120; //b-a   
    #1 sel=4'd3; a = 8'd75; b = 8'd3; //a*b   
    #1 sel=4'd4; a = 8'd75; b = 8'd3; //a/b   
    #1 sel=4'd5; a = 8'd74; b = 8'd3; //a%b  
    //Bit-wise Logic Functions   
    #1 sel=4'd6; a = 8'd31; //Not   
    #1 sel=4'd7; a = 8'd31; b = 8'd31; //And   
    #1 sel=4'd8; a = 8'd30; b = 8'd1; //Or   
    #1 sel=4'd9; a = 8'd30; b = 8'd1; //XOR   
    #1 sel=4'd10; a = 8'd30; b = 8'd1; //XNOR  
    //Logic Functions   
    #1 sel=4'd11; a = 8'd25; //Not   
    #1 sel=4'd12; a = 8'd30; b = 8'd0; //And   
    #1 sel=4'd13; a = 8'd0; b = 8'd30; //Or      
    #1 $finish; 
end  

alu32 myalu (.a(a), .b(b), .out(out), .sel(sel));  
endmodule  

Answer 1

您可以将这些标志输出添加到设计。像下面这样。只需在测试台中连接它们。

// In design:
output zero;
output overflow;
output negative;

// In testbench:
wire zero,overflow,negative;
alu32 myalu (.a(a), .b(b), .out(out), .sel(sel), .zero(zero), .overflow(overflow),.negative(negative));  

对于逻辑部分，您可以使用连续分配。您可能需要添加一些逻辑，以便仅在在sel 的某些值期间使用这些标志。

Z("Zero")：如果运算结果为零，则设置为 1（"True"）

所以，我们可以有像 all 这样的条件，out 的位必须是 zero。这可以通过许多其他方式完成。

// Bit wise OR-ing on out
assign zero = ~(|out);

O（“溢出”）：设置为1（“真”）表示操作溢出总线宽度。

根据这个描述和显示的代码，你这里只需要carry flag。也就是一个signed extension加法操作。溢出条件参考this page on WikiPedia。

但是，溢出条件与进位位不相同。溢出代表数据丢失，进位代表有点用于下一阶段的计算。

因此，执行以下操作可能会有所帮助：

// Extend the result for capturing carry bit
// Simply use this bit if you want result > bus width
{carry,out} <= a+b;
// overflow in signed arithmetic:
assign overflow = ({carry,out[31]} == 2'b01);

N("Negative")：如果结果的第一位为1，则设置为1（"True"），表示为负数

这只是out 寄存器的MSB。但是，下溢条件完全是一个不同的东西。

// Depending on sel, subtraction must be performed here
assign negative = (out[31] == 1 && (sel == 1 || sel == 2));

此外，assign lt = (a<b) ? 1 : 0; 等简单条件可以检测输入 LT、GT 和 EQ 条件。

请参阅the answer here 了解上溢/下溢标志。 Overflow-Carry 链接也可能有用。

有关 ALU 实施的更多信息，请参阅 Carryout-Overflow、ALU in Verilog 和 ALU PDF。