使用任务在verilog中生成可变时钟

Question

我已使用以下代码生成时钟（无论我通过任务传递的哪个值都会创建该频率），但该代码仅在我使用 CLKSEL_global = clksel_local（即阻塞分配）时才有效，但这会产生增量延迟。

如何在不引入增量延迟的情况下生成可变时钟？是他们使用任务的另一种方式。我正在使用任务，以便我可以传递真实值

`timescale 1ns/1ps
module tb();
  real CLKSEL_global;

  reg CLK7;


  new dut(clk,clk_out);

  task task_CLOCK;
    input real clksel_local;
    begin
      CLKSEL_global = clksel_local;
    end
  endtask

  initial begin
    CLK7 = 0;
    forever begin
      #(500.0/CLKSEL_global) CLK7 = 1;
      #(500.0/CLKSEL_global) CLK7 = 0;
    end
  end


  initial begin
    task_CLOCK(340.0);
  end

  initial begin
    #100 $finish ;
  end
endmodule

Answer 1

这个解决方案感觉像一个讨厌的黑客，但我认为达到了要求。更改时钟频率时，它将在下一个边沿更改，但允许 @(posedge clk) 用于您要更改的边沿。变化其实是上升沿之后的1ns。

通常您会设置频率并让它在边缘生效，从而提供一个完整的设置周期。

module tb();
  real CLKSEL_global = 500;
  reg clk;

  task task_CLOCK;
    input real clksel_local;
    begin
      CLKSEL_global <= clksel_local;
    end
  endtask

  initial begin
    #1ns;        
    clk = 1'b0;
    forever begin  
      #((500.0ns/CLKSEL_global) -1ns) clk = ~clk;
    end
  end

  initial begin
    $dumpfile("dump.vcd"); $dumpvars;

    task_CLOCK(1);
    repeat(2)
      @(posedge clk);

    task_CLOCK(2);
    repeat(2)
      @(posedge clk);

    $finish ;
  end
endmodule

EDA Playground 上的上述工作副本。