使用 Questasim 进行验证答案

【问题标题】：verification using Questasim使用 Questasim 进行验证
【发布时间】：2017-08-21 11:19:45
【问题描述】：

我正在尝试在 Questasim 中验证我的设计，并且该设计采用 VHDL。我正在使用 Makefile。命令是

vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB)

它正在调用 VHDL 编译器，但它不显示 master_driver 信号。
任何人都可以告诉解决方案吗？

【问题讨论】：

您需要发布整个 makefile 以便我们知道问题所在
comp0: vlog -work $(work) $(RTL) $(INC) $(SVTB1) $(SVTB) comp1: vcom -93 -mixedsvvh -work $(work) $(RTL) $(SVTB1) $(SVTB)
@noobuntu 有什么命令可以同时编译 VHDL 和 SV 文件吗？

【解决方案1】：

我有一个解决方案，但我不知道它是否完美。我的问题的解决方案是将SV和VHDL代码分成两个不同的文件夹并分别编译。但工作文件夹应该是一样的。

【讨论】：