为什么 sum 语句如此奇怪地合成？

Question

我在 FPGA 开发板上有 4 个按钮，所以我写了

function [HEX0] = Bar(KEY)
  n = uint8(sum(KEY, 'native'));
  ...

不幸的是，HDL Coder 把它变成了下面的 VHDL 块：

y := '0';

FOR k IN 0 TO 3 LOOP
  y := y OR KEY(k);
END LOOP;

y_0 := '0' & '0' & '0' & '0' & '0' & '0' & '0' & y;

我就是不明白。你能帮我弄清楚这是怎么回事吗？

Answer 1

要理解这一点，您必须了解带有逻辑输入和本机选项的 matlab sum。逻辑的总和是一个逻辑。因此sum 可以替换为or

sum([true,true],'native')

这正是您的 Coder 推出的。 for 循环实现了求和 (sum(KEY, 'native'))，编码人员认识到它可以使用 OR 来实现。

最后，从逻辑到 uint8 的转换是通过填充 7 个零位完成的。