凿子和时序约束文件答案

【问题标题】：Chisel and Timing Constraints files凿子和时序约束文件
【发布时间】：2021-02-18 16:39:54
【问题描述】：

为这个可能很愚蠢的问题提前道歉。是否可以将 Scala 脚本集成到 CHISEL 流程中，为给定设计生成时序约束规范 (SDC)？例如按下一个按钮，您就可以将 CHISEL 设计与 SDC 文件一起转换为 Verilog，以便进行综合。

我目前为 VHDL 准备了这样的工具流（使用 python 生成约束文件）。但是在 VHDL 中，命名约定非常明确，不太确定 CHISEL 后端（我在网上也找不到这样做的任何参考）

有没有可能，或者这不是 CHISEL 的预期用途？

提前致谢！

【问题讨论】：

标签： chisel

【解决方案1】：

Chisel 有一个注释系统来支持跟踪和链接发出的 Verilog 中的信号。我在 StackOverflow 上的上一个问题中描述了这个系统：Chisel: getting signal name in final Verilog

现有工作可以利用这种支持并构建物理设计流程，请参阅Chipyard 使用的Hammer。

【讨论】：