用凿子包裹 Verilog 代码

【问题标题】：wrap Verilog code in chisel用凿子包裹 Verilog 代码
【发布时间】：2014-06-11 03:42:13
【问题描述】：

是否可以将一些 verilog 代码包装到 chisel/scala 代码中？如果是，我该怎么做？我需要在 chisel 中使用一些 verilog 模块。

谢谢

弗朗西斯科

【问题讨论】：

【解决方案1】：

您将需要查找 BlackBox 构造 (https://chisel.eecs.berkeley.edu/2.2.0/chisel-manual.pdf) 并查看是否解决了您的问题。

BlackBox 将让您描述 Chisel 如何与您的 Verilog 代码交互。然后，将 Chisel 设计编译为 Verilog。一旦您拥有 Chisel 的输出 Verilog，您必须手动将您的 Chisel Verilog 设计连接到您现有的 Verilog 代码。

【讨论】：