使用 yosys 简化组合逻辑答案

【问题标题】：Simplify combinational logic using yosys使用 yosys 简化组合逻辑
【发布时间】：2019-06-11 07:06:24
【问题描述】：

我想知道是否可以使用 Yosys 来简化逻辑方程。

例如：

module top
(
    output [31:0] cipher,
    input  [31:0] plain,
    input  [63:0] key
);

    wire tmp = key[31:0];
    wire tmp2 = key[63:32] & 0;

    assign cipher = (tmp & plain) | tmp2;

endmodule

当我使用“show”命令时，它会绘制电路图：

我尝试使用“opt”和“freduce”命令，但没有减少等式。

【问题讨论】：

标签： yosys

【解决方案1】：

您可能希望使用opt -fine 进行更细粒度的优化，而不是一次优化整个单词。正如预期的那样，这给出了一个 1 位 $and 门。

或者techmap; abc 将产生一个优化的门级电路。

【讨论】：