在位 SystemVerilog 之间交织 0 [关闭]

Question

我想在变量的位之间交织 0。例如，假设我有一个变量a 如下

a = 1101

那么，我想得到如下结果

b = 1_000000_1_000000_0_000000_1

这是由于a 的每一位之间有 6 个 0 交织而成。我想知道在 SystemVerilog 中是否有任何优雅的方法可以做到这一点。任何帮助表示赞赏。

Answer 1

b = 0;
foreach (a[i]) b[i*7] = a[i];