如何在 verilog/system verilog 中列出模块/子模块的所有层次结构？

Question

我想查看verilog/system-verilog编译中所有模块/子模块/实例的列表；那可能吗？我知道我可以在 $display 中做一个 %m ，它将显示该特定实例的层次结构。我想获得一个类似的列表，但对于我可以用于以后的后期处理的所有模块和实例。这些信息是否依赖于 EDA 工具？

提前致谢:)

Answer 1

大多数模拟工具通过某种报告或创建一个简单的 Tcl 脚本来为此提供命令。

您也可以使用 SystemVerilog 的 VPI 或 DPI/VPI 组合来执行此操作，因此它不会依赖于工具。请参阅我的 2016 年 DVCon 论文：Introspection into SystemVerilog without Turning It Inside Out