【发布时间】：2019-09-25 18:15:58
【问题描述】：
verilog 中$signed 和signed' 有什么区别？
【问题讨论】：
标签： logic verilog system-verilog hdl register-transfer-level
【发布时间】：2019-09-25 18:15:58
【问题描述】：
signed'() 在 Verilog 中不存在。它存在于 SystemVerilog 中。
IEEE1800-2017 § 6.24.1 演员操作员：
注意—
$signed()和$unsigned()系统函数（参见 11.7）分别返回与signed'()和unsigned'()相同的结果。
signed'() 作为具有强制转换运算符的功能 ('()) 存在$signed() 存在是为了与 Verilog 兼容
【讨论】：