【发布时间】：2023-03-29 22:04:01
【问题描述】：
在我目前正在进行的设计中，我需要四端口内存。但是，在查找表中实现它会占用大量区域，并且我无法通过该设置达到所需的性能。由于我的 FPGA 有用于单端口和双端口 ram 的硬件块，我是否可以将它们组合成四端口内存？
【问题讨论】：
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为什么人们投票结束这个？
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我没有投票结束，但人们认为这是题外话，可能是因为这作为一个编程问题非常脆弱。你可能会得到更好的答案，例如electronics.stackexchange.com.
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@OliCharlesworth 是的，我曾争论过它属于哪里，一旦你开始谈论 HDL，它似乎有点灰色地带。我最终选择将它发布在 stackoverflow 上，因为它似乎有更多关于 HDL 的先前问题，并且拥有更大的用户群。
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我认为问题在于您的问题与 HDL 没有太大关系，它与使用 FPGA 资源的细节有关。
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@OliCharlesworth 没错，移动它的最佳方法是什么？
标签： memory vhdl verilog system-verilog