【发布时间】：2021-06-28 07:43:45
【问题描述】：
我有许多信号想要验证它们之间的延迟。
例如，让我们定义名称为 X_Y_DELAY 的寄存器，它配置从 X 信号上升到 Y 信号的时间。
我想确保我写入 X_Y_DELAY 寄存器的值确实是信号增加之间的时间。
我想知道正确的方法是在信号到达时通过 uvm 记分板还是通过监视器进行？
谢谢
【问题讨论】：
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这取决于延迟是多少。如果它的延迟小于一个事务的持续时间，那么它应该是监视器做这个检查。如果延迟导致两个单独的交易，那么记分板可能应该检查。
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您好，首先感谢您的评论。实际上，我唯一的目标是在少数信号上检查那些记录的延迟。我没有理由将这些信号带到 SB，而只是检查那些时序配置。这就是为什么我想知道是否应该监视信号并对实际保存延迟值的项目的 SB 进行事务处理，然后在 SB 中将其与寄存器值进行比较。或者在监视器中完成所有这些操作，而不向 SB 发送任何交易。
标签： system-verilog uvm