【发布时间】:2011-04-18 16:27:08
【问题描述】:
我正在尝试编译我的代码,但在使用算术右移运算符时出现错误:>>>。这是代码:
if (from_id_hmic[117:115]==3'b011)
begin
reg_stat[rt[0]]>>>1'b1;
end
这是错误:
Error: E:/Modeltech_pe_edu_10.0/examples/hmic.v(86): near ">>>": syntax error, unexpected >>>
我的错误是什么?
【问题讨论】:
标签: compiler-errors verilog system-verilog bit-shift