在 vivado 中使用测试台 .vhd 文件答案

【问题标题】：Using a testbench .vhd file in vivado在 vivado 中使用测试台 .vhd 文件
【发布时间】：2017-04-10 10:10:02
【问题描述】：

我最近发布了一些与此作业相关的内容，但我遇到了另一个绊脚石，似乎无法找到解决方案。我有一个 4 位 alu 模拟，但我需要使用老师提供给我的预先编写的测试台。我已经导入了测试台文件，并按照说明取消选择源文件属性中综合旁边的复选标记。

testbench 源文件检测到我的被测单元是我的项目的实体 .vhd 文件，所以一切都应该没问题，除了当我模拟程序时，它只是按正常方式模拟，tcl 控制台中没有关于组成测试台的任何断言。

我显然已经用谷歌搜索并获得了有关如何执行此操作的更多说明，但我无法获得有关 vivado 软件的具体说明。它谈到了 xilinx 和有一个进程窗口，这在 Vivado 中是看不到的。我不明白为什么这看似简单的事情要花这么长时间才能弄清楚。没有任何语法错误，它在编译器窗口附近的消息中表示正在解析测试平台。这是我在 vivado IDE 中的文件结构的屏幕截图。

谁能告诉我怎么做？

谢谢，

西蒙。

【问题讨论】：

您选择了错误的顶层设计单元（以粗体字表示）
在模拟源部分，您应该将您的测试平台作为顶级模块。在您的情况下，顶级模块是 alu

标签： vhdl xilinx vivado

【解决方案1】：

当您进行模拟时，它将使用设置为顶级模拟实体的任何内容作为该模拟的顶级。在您的图像中，在项目层次结构中选择了测试台，但 UUT 被设置为顶层模块。您需要右键单击您的测试台，然后选择“设为顶部”。

【讨论】：

谢谢大家，非常感谢！