Verilog 代码未按预期运行

Question

在下面的 Verilog 测试台代码中，我从 time=0 到 time=30 获得了监视器输出，但在那之后，我直到 time=70 都没有得到监视器输出。

这种行为的可能原因是什么？我正在使用 Modelsim 10.4。

    //design block for mux
    module mux(output reg out,input[3:0] in,input[1:0] s);

    always @(s or in)

    case(s)

     2'b00:out<=in[0];
     2'b01:out<=in[1];
     2'b10:out<=in[2];
     2'b11:out<=in[3];

    endcase
    endmodule

    //testbench

 module testbench;

    reg[3:0] in;
    reg[1:0] s;
    wire out;

    assign out=0;

    mux m(out,in,s);



    initial
    begin
     s=0;
     in=0;
    $monitor("time=%d , s=%d , in=%d ",$time,s,in);
    while(in<15)
    begin
    while(s<3)
    begin
    s= #10 s+1;
    end
    #40 s<=0;
    #40 in<=in+1;
    end

    end
    endmodule

Answer 1

$monitor 系统任务仅在其输入之一更改时输出一行。 （不包括$time等系统功能）。 30ns 和 70ns 之间没有任何变化，因此$monitor 不会输出任何行。

https://www.edaplayground.com/x/2kQZ