【发布时间】:2019-08-20 13:13:16
【问题描述】:
我正在尝试创建一个自测 VHDL 测试平台,在该测试平台中,我需要对调用 vsim 命令的命令行/shell 设置真或假状态(1 或 0)以传达整体通过/失败状态测试台。
我的模拟器工具是modelsim。有没有办法做到这一点?
【问题讨论】:
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VHDL 2008 允许使用 std.env.stop(CODE) 或 std.env.finish(CODE) 返回代码。我不知道它们是否与 modelsim 一起正常工作——ActiveHDL 肯定不会正确地将代码返回到 shell。您需要使用 TCL 来检查 TB 中的信号以获得通过/失败状态。
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我有一段时间没有使用 modelsim,但是使用 Vivado,您有一个 simulate.log 文件,您可以在其中填充一些 asserts。或者你可以使用 textio 库来填充文件。
标签: vhdl modelsim test-bench