在 VHDL 中创建分频器

Question

主要编辑：

在阅读了 Will Dean 的评论后，问题得到了解决。原来的问题在修改后的代码下面：

-- REVISED CODE (NOW WORKS)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

entity CLOCK_DIVIDER is
    port(
        reset   :   in std_logic;
        clk :   in std_logic;
        half_clk    :   out std_logic
        );
end CLOCK_DIVIDER;


architecture CLOCK_DIVIDER of CLOCK_DIVIDER is
signal tick : std_logic;

begin

    process(clk, reset)
    begin
        if reset = '1' then
            tick <= '0';
        elsif clk = '1' and clk'EVENT then
            if tick = '0' then
                tick <= '1';
            elsif tick = '1' then
                tick <= '0';
            end if;
        end if;
    end process;

    process(tick)
    begin
        half_clk <= tick;
    end process

end CLOCK_DIVIDER;

修改后的代码的综合逻辑块是一个异步复位DFF，它以half_clk为输出，反相half_clk为输入，这意味着half_clk的值在clk的每个上升沿发生变化。

谢谢，威尔迪恩 :)

==== ==== ==== ==== ====

原始问题如下：

==== ==== ==== ==== ====

我需要一个简单的时钟分频器（只需除以二），我想我会尝试自己编写一个以继续训练，而不是使用模板。

不幸的是，合成的逻辑块似乎不起作用 - 我按顺序呈现逻辑块和代码（我真的认为应该起作用）。

logic block http://img808.imageshack.us/img808/3333/unledly.png

我真正想知道的是，“tick”DFF 到底是怎么回事——它显然是从 mux-selector 获取输入的……是的。

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

entity CLOCK_DIVIDER is
    port(
        reset   :   in std_logic;
        clk :   in std_logic;
        half_clk    :   out std_logic
        );
end CLOCK_DIVIDER;


architecture CLOCK_DIVIDER of CLOCK_DIVIDER is
signal tick : std_logic;

begin
    process(clk, reset)
    begin
        if reset = '1' then
            half_clk <= '0';
            tick <= '0';
        elsif clk = '1' and clk'EVENT then
            if tick = '0' then
                half_clk <= '0';
                tick <= '1';
            elsif tick = '1' then
                half_clk <= '1';
                tick <= '0';
            end if;
        end if;
    end process;
end CLOCK_DIVIDER;

我确信代码中的错误很明显，但我一直在盯着自己瞎找。

Answer 1

如果将 halfclk 用作启用而不是真正的时钟，请忽略此建议...

如果这是用于 FPGA 目标并且“half_clk”确实被用作时钟（例如，进入 DFF 上的时钟引脚，而不是启用引脚）...... 不要这样做。

使用通用 FPGA 逻辑/fabic 创建派生时钟会导致构建工具出现问题，并最终导致构建失败（不符合时序要求），或者由于约束未正确传递到所有时钟网络。

请改为使用内置于 FPGA 架构中的时钟管理模块，特别是为此目的。在 Xilinx 器件领域，这些器件称为数字时钟管理器 (DCM) 或混合模式时钟管理器 (MMCM)。我不确定等效的 Altera 组件是什么。阅读文档以确定最适合您的应用程序的用途。

Answer 2

根据您修改后的代码，我对架构进行了修改：

-- REVISED CODE (NOW WORKS) and simplified and synthesisable
architecture CLOCK_DIVIDER of CLOCK_DIVIDER is
    signal tick : std_logic;
begin
    process(clk, reset)
    begin
        if reset = '1' then
            tick <= '0';
        elsif rising_edge(clk) then -- use of rising_edge() is the correct idiom these days
            tick <= not tick;
        end if;
    end process;

    half_clk <= tick;
end CLOCK_DIVIDER;

我已经删除了这个进程并替换为并发分配：

    process(tick)
    begin
        half_clk <= tick;
    end process

因为这要求的是在tick 的两个边缘上计时的触发器。

这似乎可以实现您想要的波形，波形按照您想要的方式摆动，但不会合成。它还为输出增加了额外的增量延迟，如果您将其用作“未来”的时钟，这可能会或可能不会导致问题。正如其他人所评论的那样，无论如何这在大多数架构中都不是一个好计划（但对于某些人来说这是“正确的方式”）。

Answer 3

您确定要在启动时重置吗？你已经定义了tick条件的方式，如果tick不是零或一（即：它可能是U、Z、X等），什么都不会发生。

我一般建议用你的条件表达式覆盖所有情况，即：

        if tick = '0' then
            half_clk <= '0';
            tick <= '1';
        else 
            half_clk <= '1';
            tick <= '0';
        end if;

或

        if tick = '0' then
            half_clk <= '0';
            tick <= '1';
        elsif tick = '1' then
            half_clk <= '1';
            tick <= '0';
        else
            -- Throw error or something here
        end if;

Answer 4

一个简单的计数器就可以解决问题（正确的方法当然是 DCM）：

signal cnt : std_logic_vector(3 downto 0);

...

clk_div_2  <= cnt(0);
clk_div_4  <= cnt(1);
clk_div_8  <= cnt(2);
clk_div_16 <= cnt(3);

...

process(clk)
 if clk'event and clk = '1' then
  cnt <= cnt + 1;
 end if;
end process;