VHDL - ror 和 rol 操作

Question

我该如何解决这个问题？ reg 变量定义为：

 signal reg:STD_LOGIC_VECTOR(7 downto 0):="00000001";

下面代码中ror操作有问题。错误信息是：

Line 109: Syntax error near "ror".

Line 108: found '0' definitions of operator "=", cannot determine exact overloaded matching definition for "="

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  process(clk1,up_down,enable,reset)
        begin
        if up_down="1" then
            reg ror 1;
        end if;
        end process;

Answer 1

您的问题是ror 运算符未为std_logic_vector 定义。

VHDL 展示了一种称为重载的计算机（和硬件描述）语言的行为。重载是针对不同类型多次定义运算符、函数或过程的地方。编译器在使用运算符 (etc) 时查看类型组合（称为 signature），并尝试将其与已声明的各种版本相匹配。这仅在只有一个匹配项时才有效。再多的话，代码就模棱两可了，因为编译器不知道要使用哪个版本。更少，并且没有编译器可以使用的版本。这是您的问题 - 没有使用 std_logic_vector 的 ror 运算符版本。

您有两种解决方案：

(i) 推荐：使用 concatenation 运算符和 slicing 手动实现 向右旋转 行为：

    if up_down="1" then
        reg <= reg(0) & reg(7 downto 1);
    end if;

(ii) 不推荐：将您的std_logic_vector 转换为确实定义了ror 运算符版本的不同类型，例如unsigned。为什么“不推荐”？因为我不建议使用以下任何运算符，因为它们的行为可能很奇怪（而且它们的行为在不同的 EDA 工具中似乎并不一致）；

ror rol sla sra sll srl

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顺便说一句，即使ror 是为std_logic_vector 定义的，这行也是错误的：

reg ror 1;

你不能只说，就像你能说的一样

reg + 1;

您需要将两种情况下的操作结果分配给某物。我假设在这两种情况下您都想将其分配给reg。