为什么我和我的朋友对相同的 VHDL 代码得到不同的技术原理图？答案

【问题标题】：Why me and my friend are getting different technology schematic view for same VHDL code?为什么我和我的朋友对相同的 VHDL 代码得到不同的技术原理图？
【发布时间】：2017-03-05 02:46:52
【问题描述】：

我们正在使用全加器实现 4 位乘法器。

这是我第一次使用 Xilinx，另外我对 Look-up Table 也不是很了解。

My Technology Schematic view

My friend's Technology Schematic view

为什么我得到不同的技术示意图视图？ LUT2和LUT4有什么区别？

【问题讨论】：

Here is VHDL code。此外，我们俩都在使用 Xilinx ISE 9.2i。
为什么一个叫MULTIPLIER_MM_M，另一个叫multi？
你们两个是在为不同的目标设备进行编译吗？不同的FPGA芯片内部结构不同，输出必然反映这些差异。
正如@jasonharper 指出的，看起来这些是针对不同设备的。一个单独使用 2 个输入 LUT，另一个使用 2/3/4 个输入查找的组合
@jasonharper 所以我们可以为不同的目标设备拥有相同的 RTL 视图？正如我朋友和我的 RTL 视图一样，只是在 Schematic 视图中有所不同。

标签： vhdl lookup-tables xilinx-ise

【解决方案1】：

LUT2 是一个有 2 个输入的查找表，LUT4 是一个有 4 个输入的查找表。你得到不同的结果很可能是因为你使用了不同的设置或综合策略。典型的设置或综合策略用于在面积使用和时序之间进行权衡，因此您可以得到不同的结果。在任何情况下，AFAIK 都无法为合成 PR 过程提供可重现的构建。

我希望这会有所帮助。再见。

【讨论】：