构建 VHDL 克隆答案

【问题标题】：Building a VHDL Clone构建 VHDL 克隆
【发布时间】：2010-01-18 08:46:05
【问题描述】：

我计划为我最后一年的项目设计一种硬件仿真语言，例如 VHDL。我该怎么办？

任何帮助将不胜感激。

【问题讨论】：

【解决方案1】：

如果要设计硬件仿真语言，先从硬件入手。

确定您要模拟硬件的级别 - 晶体管级别、开关级别、寄存器级别、行为级别以及其他级别。其他一切都从那里开始。一旦决定了，你就会知道你的语言需要支持什么结构。

您需要知道您的语言可以使用哪些类型的设备 - 晶体管、门、寄存器、多路复用器、内存、算术单元以及哪些不能使用。然后，您需要为每个设备找到合适的型号。

最后，您肯定会想要限制您的范围。限制自己只做一件事。 VHDL语言不是一个人一天发明出来的。

【讨论】：

【解决方案2】：

这个项目是给你的还是你决定自己做的？如果是后者，那么恐怕您可能要重新考虑它。可悲的是，像这样的大型开放式项目对学生来说并不总是有好的结局。

也就是说，如果您真的想这样做，请自己使用 VHDL 并阅读用户 cmets 上的信息。从那里你会发现什么惹恼或激怒了它的用户，然后设计出更好的东西。

【讨论】：

【解决方案3】：

如果您正在寻找更多并发语言的示例，还有 MyHDL 和 XMOS XC，它们是传统 Verilog 和 VHDL 之外的其他尝试。

【讨论】：

【解决方案4】：

设计语言就像设计规范一样简单。您是否打算设计一个合成器和一个与之配套的模拟器？

【讨论】：