加载设计modelsim PE学生版10.4时出错答案

【问题标题】：Error loading design modelsim PE student edition 10.4加载设计modelsim PE学生版10.4时出错
【发布时间】：2015-02-06 02:57:33
【问题描述】：

我正在创建一个名为 alpha 的新项目，然后创建一个新文件 test.vhd。

library ieee;
use ieee.std_logic_1164.all;

entity d_latch is 
port(
data_in:in std_logic;
data_out:out std_logic;
enable:in std_logic);
end d_latch;

architecture beh of d_latch is 
begin
process(data_in,enable)
    begin
     if(enable <= '1') then 
        data_out <= data_in;
      end if;
    end process;
end beh;

我将 test.vhd 添加到项目 alpha 然后我编译文件。之后我模拟->开始模拟然后我检查 [+] 工作库，然后显示其中的模块，但出现错误消息

Error loading design

【问题讨论】：

您最好创建一个测试台（因此使用一个空实体），在其中将您的 d_latch 组件添加到其中。编译该测试平台，然后运行它。

标签： vhdl modelsim

【解决方案1】：

首先编辑 if 语句以获得正确的结果：

if(enable <= '1') 必须是 if(enable = '1')

我模拟了您的代码，没有发现错误。模拟结果是正确的。

只要打开modelsim软件，点击文件，切换目录（例如到test.vhd文件的地址）然后编译 test.vhd 并模拟它。有时你应该关闭modelsim并再次执行相同的阶段，因为你可能会错误地更改库目录。

【讨论】：

您在答案的第二个实例中拼错了“启用”。

【解决方案2】：

我在使用 Modelsim 时也遇到过类似的问题，即使只是对 VHDL 代码进行了微小的更改并重新编译。似乎可行的一件事是将端口模式从缓冲区更改为输出或输入，具体取决于设计。

【讨论】：