是否有任何推荐的 VHDL 样式指南或快速参考表？答案

【问题标题】：Are there any reccomended styleguides or quick reference sheets for VHDL?是否有任何推荐的 VHDL 样式指南或快速参考表？
【发布时间】：2019-11-11 13:47:46
【问题描述】：

我写 VHDL 已经有一段时间了，所以我觉得现在是开始确保我的编码风格良好的好时机。我很难找到任何好的风格指南或快速参考。为此的床单。我正在考虑类似 Barr group 嵌入式 C 标准的东西，但适用于 VHDL。

这样的东西存在吗？

【问题讨论】：

样式是在组织上强加的，除了对识别符合合成条件的构造施加的限制（IEEE Std 1076.6-2004 RTL Synthesis（撤回）和供应商扩展或限制）外，对功能几乎没有影响。在 VHDL 语法中，对分隔符和定界符有要求，否则不需要表示行尾的格式效应器，没有输入行长度限制（您始终可以使用块 cmets，参见 IEEE Std 1076-2008 15. Lexical elements）。样式不受 VHDL 标准或其中的任何示例代码规定。
我有点不同意它对功能几乎没有影响的观点，因为以不良风格编写的代码会增加错误的机会并降低可读性。因此，即使它应该合成到相同的硬件，它也会对开发过程产生影响。
标准未解决样式问题。 IEEE Std 1076-2008 1.3 本标准的结构和术语 “本标准被组织成条款，每个条款都侧重于语言的某些特定领域。在每个条款中，每个子条款中讨论了单独的结构或概念。每个子条款描述了一个特定的结构以一个介绍性段落开始。接下来，结构的语法使用一个或多个语法产生式来描述。然后是一组以叙述形式描述结构的含义和限制的段落。"

标签： vhdl

【解决方案1】：

CERN BE-CO-HT推荐以下样式

i_   Input signal 
o_   Output signal 
s_   signal
c_   Constant 
g_   Generic  
t_   User-Defined Type

还有许多其他建议。您可以查看 CERN BE-CO-HT https://ohwr.org/project/vhdl-style/blob/master/doc/vhdl-coding-style.adoc 中遵循的编码风格

【讨论】：